1*91f16700Schasinglulu /* 2*91f16700Schasinglulu * Copyright (c) 2019, Linaro Limited and Contributors. All rights reserved. 3*91f16700Schasinglulu * 4*91f16700Schasinglulu * SPDX-License-Identifier: BSD-3-Clause 5*91f16700Schasinglulu */ 6*91f16700Schasinglulu 7*91f16700Schasinglulu #include <drivers/arm/gicv3.h> 8*91f16700Schasinglulu #include <drivers/arm/gic_common.h> 9*91f16700Schasinglulu #include <platform_def.h> 10*91f16700Schasinglulu #include <plat/common/platform.h> 11*91f16700Schasinglulu 12*91f16700Schasinglulu static const interrupt_prop_t qemu_interrupt_props[] = { 13*91f16700Schasinglulu PLATFORM_G1S_PROPS(INTR_GROUP1S), 14*91f16700Schasinglulu PLATFORM_G0_PROPS(INTR_GROUP0) 15*91f16700Schasinglulu }; 16*91f16700Schasinglulu 17*91f16700Schasinglulu static uintptr_t qemu_rdistif_base_addrs[PLATFORM_CORE_COUNT]; 18*91f16700Schasinglulu 19*91f16700Schasinglulu static unsigned int qemu_mpidr_to_core_pos(unsigned long mpidr) 20*91f16700Schasinglulu { 21*91f16700Schasinglulu return (unsigned int)plat_core_pos_by_mpidr(mpidr); 22*91f16700Schasinglulu } 23*91f16700Schasinglulu 24*91f16700Schasinglulu static const gicv3_driver_data_t qemu_gicv3_driver_data = { 25*91f16700Schasinglulu .gicd_base = GICD_BASE, 26*91f16700Schasinglulu .gicr_base = GICR_BASE, 27*91f16700Schasinglulu .interrupt_props = qemu_interrupt_props, 28*91f16700Schasinglulu .interrupt_props_num = ARRAY_SIZE(qemu_interrupt_props), 29*91f16700Schasinglulu .rdistif_num = PLATFORM_CORE_COUNT, 30*91f16700Schasinglulu .rdistif_base_addrs = qemu_rdistif_base_addrs, 31*91f16700Schasinglulu .mpidr_to_core_pos = qemu_mpidr_to_core_pos 32*91f16700Schasinglulu }; 33*91f16700Schasinglulu 34*91f16700Schasinglulu void plat_qemu_gic_init(void) 35*91f16700Schasinglulu { 36*91f16700Schasinglulu gicv3_driver_init(&qemu_gicv3_driver_data); 37*91f16700Schasinglulu gicv3_distif_init(); 38*91f16700Schasinglulu gicv3_rdistif_init(plat_my_core_pos()); 39*91f16700Schasinglulu gicv3_cpuif_enable(plat_my_core_pos()); 40*91f16700Schasinglulu } 41*91f16700Schasinglulu 42*91f16700Schasinglulu void qemu_pwr_gic_on_finish(void) 43*91f16700Schasinglulu { 44*91f16700Schasinglulu gicv3_rdistif_init(plat_my_core_pos()); 45*91f16700Schasinglulu gicv3_cpuif_enable(plat_my_core_pos()); 46*91f16700Schasinglulu } 47*91f16700Schasinglulu 48*91f16700Schasinglulu void qemu_pwr_gic_off(void) 49*91f16700Schasinglulu { 50*91f16700Schasinglulu gicv3_cpuif_disable(plat_my_core_pos()); 51*91f16700Schasinglulu gicv3_rdistif_off(plat_my_core_pos()); 52*91f16700Schasinglulu } 53