1*91f16700Schasinglulu /* 2*91f16700Schasinglulu * Copyright 2021 NXP 3*91f16700Schasinglulu * 4*91f16700Schasinglulu * SPDX-License-Identifier: BSD-3-Clause 5*91f16700Schasinglulu * 6*91f16700Schasinglulu */ 7*91f16700Schasinglulu 8*91f16700Schasinglulu #ifndef PLAT_NV_STRG_H 9*91f16700Schasinglulu #define PLAT_NV_STRG_H 10*91f16700Schasinglulu 11*91f16700Schasinglulu #define DEFAULT_SET_VALUE 0xA1 12*91f16700Schasinglulu #define READY_TO_WRITE_VALUE 0xFF 13*91f16700Schasinglulu 14*91f16700Schasinglulu #ifndef NV_STORAGE_BASE_ADDR 15*91f16700Schasinglulu #define NV_STORAGE_BASE_ADDR DEFAULT_NV_STORAGE_BASE_ADDR 16*91f16700Schasinglulu #endif 17*91f16700Schasinglulu 18*91f16700Schasinglulu typedef struct { 19*91f16700Schasinglulu uint8_t warm_rst_flag; 20*91f16700Schasinglulu uint8_t wdt_rst_flag; 21*91f16700Schasinglulu uint8_t dummy[2]; 22*91f16700Schasinglulu } nv_app_data_t; 23*91f16700Schasinglulu 24*91f16700Schasinglulu 25*91f16700Schasinglulu /*below enum and above structure should be in-sync. */ 26*91f16700Schasinglulu enum app_data_offset { 27*91f16700Schasinglulu WARM_RESET_FLAG_OFFSET, 28*91f16700Schasinglulu WDT_RESET_FLAG_OFFSET, 29*91f16700Schasinglulu APP_DATA_MAX_OFFSET, 30*91f16700Schasinglulu }; 31*91f16700Schasinglulu 32*91f16700Schasinglulu int read_nv_app_data(void); 33*91f16700Schasinglulu 34*91f16700Schasinglulu int wr_nv_app_data(int data_offset, 35*91f16700Schasinglulu uint8_t *data, 36*91f16700Schasinglulu int data_size); 37*91f16700Schasinglulu 38*91f16700Schasinglulu const nv_app_data_t *get_nv_data(void); 39*91f16700Schasinglulu 40*91f16700Schasinglulu #endif /* PLAT_NV_STRG_H */ 41