1*91f16700Schasinglulu /* 2*91f16700Schasinglulu * Copyright (c) 2019-2023, Intel Corporation. All rights reserved. 3*91f16700Schasinglulu * 4*91f16700Schasinglulu * SPDX-License-Identifier: BSD-3-Clause 5*91f16700Schasinglulu */ 6*91f16700Schasinglulu 7*91f16700Schasinglulu #ifndef SOCFPGA_SYSTEMMANAGER_H 8*91f16700Schasinglulu #define SOCFPGA_SYSTEMMANAGER_H 9*91f16700Schasinglulu 10*91f16700Schasinglulu #include "socfpga_plat_def.h" 11*91f16700Schasinglulu 12*91f16700Schasinglulu /* System Manager Register Map */ 13*91f16700Schasinglulu 14*91f16700Schasinglulu #define SOCFPGA_SYSMGR_SDMMC 0x28 15*91f16700Schasinglulu 16*91f16700Schasinglulu /* Field Masking */ 17*91f16700Schasinglulu 18*91f16700Schasinglulu #define SYSMGR_SDMMC_DRVSEL(x) (((x) & 0x7) << 0) 19*91f16700Schasinglulu #define SYSMGR_SDMMC_SMPLSEL(x) (((x) & 0x7) << 4) 20*91f16700Schasinglulu 21*91f16700Schasinglulu #define IDLE_DATA_LWSOC2FPGA BIT(4) 22*91f16700Schasinglulu #define IDLE_DATA_SOC2FPGA BIT(0) 23*91f16700Schasinglulu #define IDLE_DATA_MASK (IDLE_DATA_LWSOC2FPGA | IDLE_DATA_SOC2FPGA) 24*91f16700Schasinglulu 25*91f16700Schasinglulu #define SYSMGR_QSPI_REFCLK_MASK GENMASK(27, 0) 26*91f16700Schasinglulu 27*91f16700Schasinglulu #define SYSMGR_ECC_OCRAM_MASK BIT(1) 28*91f16700Schasinglulu #define SYSMGR_ECC_DDR0_MASK BIT(16) 29*91f16700Schasinglulu #define SYSMGR_ECC_DDR1_MASK BIT(17) 30*91f16700Schasinglulu 31*91f16700Schasinglulu /* Macros */ 32*91f16700Schasinglulu 33*91f16700Schasinglulu #define SOCFPGA_SYSMGR(_reg) (SOCFPGA_SYSMGR_REG_BASE \ 34*91f16700Schasinglulu + (SOCFPGA_SYSMGR_##_reg)) 35*91f16700Schasinglulu 36*91f16700Schasinglulu #endif /* SOCFPGA_SYSTEMMANAGER_H */ 37