1*91f16700Schasinglulu /* 2*91f16700Schasinglulu * Copyright (c) 2019-2022, Intel Corporation. All rights reserved. 3*91f16700Schasinglulu * 4*91f16700Schasinglulu * SPDX-License-Identifier: BSD-3-Clause 5*91f16700Schasinglulu */ 6*91f16700Schasinglulu 7*91f16700Schasinglulu #ifndef CAD_WATCHDOG_H 8*91f16700Schasinglulu #define CAD_WATCHDOG_H 9*91f16700Schasinglulu 10*91f16700Schasinglulu #if PLATFORM_MODEL == PLAT_SOCFPGA_AGILEX5 11*91f16700Schasinglulu #define WDT_BASE (0x10D00200) 12*91f16700Schasinglulu #else 13*91f16700Schasinglulu #define WDT_BASE (0xFFD00200) 14*91f16700Schasinglulu #endif 15*91f16700Schasinglulu #define WDT_REG_SIZE_OFFSET (0x4) 16*91f16700Schasinglulu #define WDT_MIN_CYCLES (65536) 17*91f16700Schasinglulu #define WDT_PERIOD (20) 18*91f16700Schasinglulu 19*91f16700Schasinglulu #define WDT_CR (WDT_BASE + 0x0) 20*91f16700Schasinglulu #define WDT_TORR (WDT_BASE + 0x4) 21*91f16700Schasinglulu 22*91f16700Schasinglulu #define WDT_CRR (WDT_BASE + 0xC) 23*91f16700Schasinglulu 24*91f16700Schasinglulu #define WDT_CCVR (WDT_BASE + 0x8) 25*91f16700Schasinglulu #define WDT_STAT (WDT_BASE + 0x10) 26*91f16700Schasinglulu #define WDT_EOI (WDT_BASE + 0x14) 27*91f16700Schasinglulu 28*91f16700Schasinglulu #define WDT_COMP_PARAM_1 (WDT_BASE + 0xF4) 29*91f16700Schasinglulu #define WDT_COMP_VERSION (WDT_BASE + 0xF8) 30*91f16700Schasinglulu #define WDT_COMP_TYPE (WDT_BASE + 0XFC) 31*91f16700Schasinglulu 32*91f16700Schasinglulu #define WDT_CR_RMOD (0x0) 33*91f16700Schasinglulu #define WDT_CR_EN (0x1) 34*91f16700Schasinglulu 35*91f16700Schasinglulu #define WDT_SW_RST (0x76) 36*91f16700Schasinglulu 37*91f16700Schasinglulu 38*91f16700Schasinglulu void watchdog_init(int watchdog_clk); 39*91f16700Schasinglulu void watchdog_info(void); 40*91f16700Schasinglulu void watchdog_status(void); 41*91f16700Schasinglulu void watchdog_sw_rst(void); 42*91f16700Schasinglulu 43*91f16700Schasinglulu #endif 44