Lines Matching defs:reg_val

194 	uint32_t reg_val;
207 	reg_val = 0;
208 	reg_val |= (1 << ICFG_SDIO0_CAP0__SLOT_TYPE_R);
209 	reg_val |= (0 << ICFG_SDIO0_CAP0__INT_MODE_R);
210 	reg_val |= (0 << ICFG_SDIO0_CAP0__SYS_BUS_64BIT_R);
211 	reg_val |= (1 << ICFG_SDIO0_CAP0__VOLTAGE_1P8V_R);
212 	reg_val |= (1 << ICFG_SDIO0_CAP0__VOLTAGE_3P0V_R);
213 	reg_val |= (1 << ICFG_SDIO0_CAP0__VOLTAGE_3P3V_R);
214 	reg_val |= (1 << ICFG_SDIO0_CAP0__SUSPEND_RESUME_R);
215 	reg_val |= (1 << ICFG_SDIO0_CAP0__SDMA_R);
216 	reg_val |= (1 << ICFG_SDIO0_CAP0__HIGH_SPEED_R);
217 	reg_val |= (1 << ICFG_SDIO0_CAP0__ADMA2_R);
218 	reg_val |= (1 << ICFG_SDIO0_CAP0__EXTENDED_MEDIA_R);
219 	reg_val |= (2 << ICFG_SDIO0_CAP0__MAX_BLOCK_LEN_R);
220 	reg_val |= (0xd0 << ICFG_SDIO0_CAP0__BASE_CLK_FREQ_R);
221 	reg_val |= (1 << ICFG_SDIO0_CAP0__TIMEOUT_UNIT_R);
222 	reg_val |= (0x30 << ICFG_SDIO0_CAP0__TIMEOUT_CLK_FREQ_R);
224 	mmio_write_32(ICFG_SDIO0_CAP0, reg_val);
226 	reg_val = 0;
227 	reg_val |= (1 << ICFG_SDIO0_CAP1__SPI_BLOCK_MODE_R);
228 	reg_val |= (1 << ICFG_SDIO0_CAP1__SPI_MODE_R);
229 	reg_val |= (0 << ICFG_SDIO0_CAP1__CLK_MULT_R);
230 	reg_val |= (0 << ICFG_SDIO0_CAP1__RETUNING_MODE_R);
231 	reg_val |= (1 << ICFG_SDIO0_CAP1__TUNE_SDR50_R);
232 	reg_val |= (1 << ICFG_SDIO0_CAP1__TIME_RETUNE_R);
233 	reg_val |= (1 << ICFG_SDIO0_CAP1__DRIVER_D_R);
234 	reg_val |= (1 << ICFG_SDIO0_CAP1__DRIVER_C_R);
235 	reg_val |= (1 << ICFG_SDIO0_CAP1__DRIVER_A_R);
236 	reg_val |= (1 << ICFG_SDIO0_CAP1__DDR50_R);
237 	reg_val |= (1 << ICFG_SDIO0_CAP1__SDR104_R);
238 	reg_val |= (1 << ICFG_SDIO0_CAP1__SDR50_R);
240 	mmio_write_32(ICFG_SDIO0_CAP1, reg_val);